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DuroyGeorge/CS61c-5_stages_pipeline

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西安交通大学计算机组成与设计实验

这是一个简陋的支持大部分基本RISC-V指令的cpu的verilog设计,差不多是整个xjtu计组实验的内容。

感谢UCB的61c提供的指导,帮助我完成了这次实验的设计。

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